基于VIVADO与MODELSIM联合仿真的简化RISC_CPU设计（附全部代码） 标签： fpga开发 《verilog》数字系统设计教程夏宇闻 基于VIVADO和MODELSIM的简化RISC_CPU设计。
在vivado上用verilog实现冒泡排序算法 标签： FPGA verilog 冒泡排序 设计验证冒泡排序算法。给出设计程序、测试程序、时序仿真结果及分析说明。 二.冒泡排序原理 冒牌排序是将一个数组，按照从小到大进行排列。如下图所示： 假设初始数组元素排列为【8、7、6、5、4、3、2、1】。 经过...
cpu设计----1.1 vivado软件的使用 因为有19个G，当时在网页上一直安装不下来，后来还是直接用U盘copy下来了，，之后就照着指导书上的一点一点弄，总结了怎么使用这个玩意： 这些是仿真实现的一些基本操作，之后用敲好的3-8译码器简单试了一下，...
